15.2.1. 概述

由于FPGA验证和ASIC存在不同，此章节主要描写不同部分，该部分规格只存在于FPGA bitfile和 FPGA仿真中，在实际ASIC芯片中不存在。

15.2.1.1. 特性说明

FPGA和ASIC差异体现为以下几点:

• 版本：FPGA中部分模块只能二/三选一，具体请参考 节 15.2.2.1

• 时钟：FPGA无时钟GATE，模拟PLL由FPGA PLL代替，具体请参考 节 15.2.2.2

• 引脚：FPGA无GPIO模块，固定引脚分配，引脚功能分配请参考 节 15.2.5